(a)目的
強誘電体メモリとは、強誘電体の残 留分極を用いた不揮発性でありながら、低電圧駆動で高書き込み耐性があり、 高速、高集積化が可能な究極のメモリデバイスのことである。 その強誘電体メモリの16Mb を越える集積化のカギを握るのが、 スタック 1T/1C型 強誘電体メモリ の実現といわれている。 また、更なる集積化、高速動作には FET (Field Effect Transistor) 型強誘電体メモリ が有望視されている。我々の目的は、高性能が期待される エピタキシャル強誘電体薄膜 を用いてこれらを作製することである。
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スタック1T/1C型強誘電体メモリ
FET型強誘電体メモリ
この実現のために研究で作製している構造
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(b)成果
( i ) IrO2/PZT/Ir/ZrN/Si構造について
結晶性
図 1 XRD φスキャンパターン
φスキャンとは、薄膜が面内方向に配向しているかどうか調べる場合に用いる測定法です。
この図では、(100)Si基板、(100)に配向したZrN, Ir薄膜と、(001)に配向したPZT薄膜の面内で、それぞれ薄膜内の{111}軸が4回対称で、同じ位置に現れています。
このことから、それぞれの薄膜は、cube-on-cube*1でエピタキシャル成長していると言えます。
*1 cube-on-cube：立方体の上に立方体が重なって配置されている状態
電気的特性
図 2 膜厚 200 nm のエピタキシャルPZT薄膜の
P-Eヒステリシス測定結果
P-Eヒステリシス測定とは、強誘電体薄膜の分極反転の動作を調べるのに用いられます。
ヒステリシスがy軸と交わる点を残留分極、x軸と交わる点を抗電界といいます。キャパシタには、残留分極が大きく、抗電界が小さいものが良いとされていますが、ここでは、そのような良い特性が得られています。
今後の課題
1 Siと下部電極 Ir薄膜のコンタクト抵抗の低減
2 薄膜化による動作電圧の低減
3 実用化に向けた、プロセス温度の低減
( ii ) IrO2/BIT/Ir/YSZ/Si構造について
結晶性
図 3 XRD φスキャンパターン
この図では、(100)Si基板、(100)に配向した Ir薄膜の面内で、それぞれ薄膜内の{311}軸が4回対称で、同じ位置に現れています。このことから、それぞれの薄膜は、cube-on-cubeでエピタキシャル成長していると言えます。
また、(001)に配向したBIT薄膜の面内で、薄膜内の{1121}軸が4回対称で、他の薄膜のピーク位置から45度ずれた位置に現れています。
このことから、BIT薄膜は、Ir薄膜に対しcube-on-cubeの関係から45度回転したかたちでエピタキシャル成長していると言えます。
これは、Irの立方格子における対角線の長さが、BITのa軸、b軸の格子定数と非常に近いためです。
電気的特性
図 4 膜厚 200 nmのBIT薄膜の
I-V特性測定結果
この図は、BIT薄膜のリーク電流の特性を示しています。FET型強誘電体メモリでは、このリーク電流がメモリの保持時間を左右する重要なファクターとなっています。
これまで、BIT薄膜の堆積法の改善により着実にリーク電流が低減されてきております。
今後の課題
1 更なるリーク電流の低減
2 強誘電体薄膜を用いた電界効果トランジスターの作製および評価
